High Speed Design in der Praxis – mit und ohne komplexe Simulation
Der Entwurf digitaler Leiterplatten ist über die letzten Jahre durchgehend herausfordernder geworden. Moderne Prozessoren, leistungsfähige FPGAs, PHYs oder DSPs sowie Double-Data-Rate Speicher der vierten und fünften Generation definieren komplexe Anforderungen und verlangen die Einhaltung strikter Designregeln (-> Constraints) um ein funktionales Design unter den oft sehr engen Kosten-Restriktionen fertigzustellen. Oft liegt aber nur eingeschränkte Erfahrung im Bereich HIgh-Speed Design in den Entwicklungsabteilungen vor und entsprechende CAD-Werkzeuge (die dabei oft Simulation zum "Vrtual Prototypying" einsetzen) stehen nicht zur Verfügung. auch gibt es oft Vorbehalte zu deren Einsatz. In diesem Beitrag soll daher auf die grundlegenden High-Speed Fragestellung - die Einhaltung von Impedanz- und Timing-Regeln (Skew bzw. indirekt Setup & Hold) im Leiterplattenentwurfsprozess eingegangen werden - beginnend bei der Design-Planung, der Technologieauswahl (Layerstack-Entwurf), der Platzierung kritischer Bauteile und dem Routing unter Berücksichtigung komplexer Timing/Skew und Signal-Integrity Restriktionen um so schonen einen Teil der High-Speed Herausforderungen zu meistern. Es wird darüber hinaus aufgezeigt wie Simulation auch ohne komplexe IC-Bauteilmodelle (IBIS) layoutbegleitend zur Einhaltung der immer engeren Laufzeitvorgaben (Längendifferenzen von 1ps oder weniger) eingesetzt werden kann.
