High Power, High Performance:
Elektronik für die Herausforderungen von morgen
Elektronik für die Herausforderungen von morgen

Der PCB-Designer-Tag gehört neben der FED-Konferenz im September zur wichtigsten Veranstaltung des FED.
Einen Tag dreht sich alles um die immer anspruchsvolleren Aufgaben und komplexeren Herausforderungen beim Leiterplatten- und Baugruppendesign, vorgetragen von Designern und verschiedenen Experten.
In diesem Jahr wird der PCB-Designer-Tag bei der TQ-Group in Seefeld a. Pilsensee durchgeführt. TQ zählt zu den führenden Technologieunternehmen Deutschlands, das seit über 30 Jahren für höchste Qualität und Innovationen in der Elektronikbranche steht. Die TQ zählt zu den langjährigen FED-Mitgliedern. Sie konnte auch den PCB-Design Award schon mehrfach für sich und seine Entwicklungsleistungen entscheiden.

Auf dem PCB-Designer-Tag kombinieren wir aktuelle Vortragsthemen rund um "High Power & High Performance". Zudem haben die Teilnehmer:innen die Möglichkeit bei der TQ-Group einen Blick hinter die Kulissen zu werfen und sich das moderne Produktionsumfeld genauer anzusehen.
Melden Sie sich frühzeitig an, da die Gruppenstärke zur Führung limitiert ist!
Am Vorabend laden wir zum Businessdinner auf das TQ-Veranstaltungsgelände am Wörthsee ein.
Ein Bustransfer vom & zum Hotel wird nach vorheriger Anmeldung eingerichtet.
Damit bieten wir unseren Gästen die Gelegenheit, sich ohne Anreisestress auf den nächsten Tag einzustimmen und mit Kollegen, Rednern und anderen Spezialisten ins Gespräch zu kommen.
Agenda
Dienstag 20. Mai 2025
19:00 – 22:00 Uhr Business Dinner
TQ-Group
Wörthseestraße 43
82229 Seefeld
Bustransfer vom/zum Hotel nur nach vorheriger Anmeldung
Mittwoch 21. Mai 2025
ab 08:00 Uhr Empfang und Anmeldung am Tagungsort
TQ-Group
Gut Delling, Mühlstraße 2
82229 Seefeld
08:30 Uhr Eröffnung und Begrüßung durch FED e.V. und Gastgeber TQ-Group
Erika Reel, FED-Vorstand Design und Rüdiger Stahl, Geschäftsführer TQ-Group
08:50 Uhr Hochstrom und Wärmemanagement auf und in der Leiterplatte
Referent Johann Hackl, KSG Austria GmbH
09:35 Uhr Power-Integrity und Abblockung –
komplexe Herausforderungen und passende Lösungen
Referent Ralf Brüning, Zuken GmbH
10:20 Uhr Pause zum Erfrischen und Netzwerken
10:50 Uhr EMV basierte Entwicklung: Erfolg beginnt mit gutem Design
Referent: Hermann Möhring,TQ-Group
11:35 Uhr Isolation auf und in der Leiterplatte
Referent: Michael Schleicher, FED e.V.
12:20 Uhr High Power im Design - Von der Entwicklung bis zum fertigen Produkt
Referenten: Dipl.-Ing. Patrick Klak, GCD Printlayout GmbH
und Philipp Grundner; Advantest Europe GmbH
12:55 Uhr Organisatorisches zur Werksführung
13:00 – 13:45 Uhr Mittagspause inkl. Catering / Networking
14:00 Uhr Fertigungsführung TQ-Group
(Anmeldung notwendig)
16:00 Uhr Ende der Veranstaltung
Themen und Referenten

Johann Hackl
Leitung Technischer Support
Johann Hackl hat nach abgeschlossener Elektrotechnik Lehre und berufsbegleitender Ausbildung in Elektronik und EDV sein berufliches Leben seit nunmehr 36 Jahren der Leiterplatte verschrieben.
1988 begann seine Leiterplatten - Laufbahn bei der Häusermann GmbH in Gars am Kamp in Österreich, welche er ab 2017 am gleichen Standort bei der KSG Austria GmbH fortsetzte. Mehrere Stationen, wie CAM, Leitung AV, Anwendungsentwicklung und Leitung Technischer Support prägten sein kundenorientiertes Berufsleben und somit auch seinen technischen Erfahrungsschatz bzgl. Leiterplatte.
Neben der Leitung des Technische Supports war einer seiner Technologieschwerpunkte in den letzten Jahren und bis heute „Hochstrom- und Wärmemanagement auf und in der Leiterplatte“, mit welchem er viele Kundenprojekte erfolgreich unterstützte und begleitete.
Hochstrom- und Wärmemanagement auf und in der Leiterplatte
Ein Technologievergleich und anwendungsorientierte Lösungen
Moderne Leistungselektronik benutzt Komponenten wie Hochleistungs-LEDs, MOSFETs und IGBTs, die nach neuartigen Leiterplattentechnologien verlangen. Dadurch hat die Leiterplatte ihr Schattendasein in der Baugruppe längst verlassen. Als multifunktionales Element innerhalb eines elektronischen Systems meistert sie große Ströme und sorgt für die Entwärmung hoch getakteter, hitzeproduzierender Prozessoren und wärmeverströmender Leistungsbauteile.
Ein ausgeklügeltes Hochstrom- und Wärmemanagement auf und in der Leiterplatte ist daher unerlässlich. Welche Technologien hier zur Verfügung stehen, und wie Sie dieses direkt in der Leiterplatte realisieren, erfahren Sie in diesem Vortrag.
- Welche Technologien stehen zur Verfügung, um Power-Lösungen auf der Leiterplatte zu implementieren
- Welche Lösung ist für welche Anwendungen geeignet
- Welche Einflussfaktoren sind bei der Dimensionierung einer Hochstromleiterplatte zu berücksichtigen?
- Wie kann ein optimiertes Wärmemanagement realisiert werden
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Hermann Möhring
Hermann verfügt über mehr als 30 Jahre Berufserfahrung in der Computer- und Kommunikationsbranche. Seine Expertise umfasst Datenverarbeitung, Datentransport, Systemdesign, Projektmanagement, Prozessanalyse und -strukturierung sowie Teamcoaching. Heute berät er in den Bereichen Elektronik und Layout, Gehäuseentwicklung, EMV, Prozessoptimierung, Personalschulung und -auswahl. Zuvor war er bei Fujitsu europaweit für EMV verantwortlich, einschließlich Unterstützung im Design, technischer Hilfestellung und Compliance-Tests. Davor leitete er das Produktdesign in einem Startup, nachdem er bei Siemens Communication die Hardwareentwicklung für zentrale Steuereinheiten von 3G-Mobilfunkbasisstationen sowie die digitale Entwicklung verantwortete. Zuvor war er bei Siemens Computers für Produktentwicklung, Produktspezifikationen und Produktionsanläufe zuständig.
Thema
Störabstrahlung auf der Leiterplatte – Ursachen und Gegenmaßnahmen (Loopantennen und hochfrequente Rückströme)
Eine erfolgreiche Compliance-Abnahme, hier insbesondere im Bereich EMV, ist die Grundvoraussetzung, um Produkte auf dem Markt vertreiben zu können. Diese Abnahmetests stellen den Abschluss der Entwicklungsphase dar. In diesem Vortrag erfahren Sie, wie bereits während der Entwicklung gezielte Maßnahmen ergriffen werden können, um zeitaufwändige Nacharbeiten bei auftretenden Problemen zu vermeiden.
Aus einem breiten Spektrum an EMV-Aspekten werden wichtige Layoutthemen anhand von zwei praxisnahen Beispielen erläutert. Zudem wird aufgezeigt, wie der Designprozess so gestaltet werden kann, dass Endtermine nicht beeinträchtigt werden.
Beispiele
Schaltregler:
Bussystem:
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Ralf Brüning
Product Manager
Ralf Brüning war als Produkt Manager für Zuken u.a. verantwortlich für die Konzeption und Weiterentwicklung von High-Speed Design- und EMV-Analyse-Werkzeugen (Schwerpunkt Signal- und Power-Integrity). Als Senior Consultant/Technology Fellow beschäftigt er sich nun seit mehr als 30 Jahren mit „Electronic Design Automation“ (EDA), zuerst bei der Nixdorf Computer AG in den Bereichen Logik-Simulation und Leiterplatten-Fertigungsprozesse, anschließend war er im EDA-Forschungslabor CADLAB mit der Entwicklung von ECAD-SI/PI-Simulationswerkzeugen befasst. Mit der Ausgründung der CADLAB-Simulationsabteilung in die INCASES Engineering GmbH war er als Produkt-Manager verantwortlich für die Leitung der Abteilung ‚Interfaces & Tool-Integration’. Nach der Übernahme von INCASES durch ZUKEN im Jahre 2000 arbeitete er in den letzten Jahren an der Konzeption der ZUKEN High-Speed Lösungen mit, zudem ist er weltweit für ZUKEN in Kundenprojekten zur Technologieentwicklung und zur Produkteinführung von EDA-Lösungen incl. der Etablierung entsprechender Design-Abläufe eingebunden. Er war Workpackage-Leiter in mehreren F&E Projekten auf europäischer Ebene (EUREKA, CATRENE) in den Themenbereichen EMV-gerechter System-Entwurf und EDA-Applikation sowie Anwendung von KI/ML Methoden für die SI/PI Simulation. Er ist regelmäßiger Sprecher auf nationalen und internationalen Technologiekonferenzen und -Kongressen wie der PCB-West, der EMC-Europe oder der FED-Konferenz und ist aktiv im FED (Ausbilder und Referent) sowie persönliches Mitglied in der PCEA (Printed Circuit Engineering Association).
Power-Integrity & Abblockung – komplexe Herausforderungen & passende Lösungen
Ein entscheidenderer Faktor zur Sicherstellung sowohl von Funktionalität und Signal-Integrität sowie der Einhaltung der EMV-Vorgaben komplexer elektronischer Baugruppen ist der Entwurf eines stabilen Stromversorgungsystems (Power-Distribution System, PDS) und damit einhergehend eine effektive Strategie zur Abblockung. Aktive Komponenten werden immer leistungsfähiger, haben mehrere CPU-Kerne und bieten eine Vielzahl von integrierten Funktionen und Kommunikationsschnittstellen wie PCIe, Ethernet, USB und/oder WiFi . Dazu gibt es den Trend zu weiterer gehender Miniaturisierung (HDI, UHDI) und zu mehr und mehr mobilen Geräten. Der damit einhergehende Rückgang der Versorgungspannungspegel bis hinunter in den Bereich von unter 1V (z.B. moderne LP-DDR5 Speicher) und die gleichzeitig stark zunehmende Anzahl der von den ICs benötigten verschiedenen Spannungen für die verschiedenen Interfaces und die zum Teil dramatisch angestiegene Leistungsaufnahme der Recheneinheiten (CPUs, DSPs, Micro-Controller oder SoCs/FPGAs) bis in die Bereiche von oft über 100Watt in der Spitze definieren den Problemraum. Das erfordert die Berücksichtigung der Anforderungen des PDS durchgängig im Entwurfsprozess. Die hohen Stromstärken können zu weiteren Problemen wie der Entstehung von Wärme und einer verminderten Verlässlichkeit und einer erhöhten EMV-Abstrahlung führen. Das Schaltnetzteil mit seinen Spannungsreglern (VRM) oder oft auch Power-Management-ICs (PMICS) kann Spannungsschwankungen nur eingeschränkt und nur im niederfrequenten kHz-Bereich ausgleichen. Für die Stabilität in höheren Frequenzbereichen müssen daher Kapazitäten im System sorgen Die Sicherstellung einer guten Powerintegrität verlangt dabei eine Stabilität des PDS über den gesamten Frequenzbereich hinweg, von Gleichspannung (DC) bis hin zu einigen Oberwellen der auf der Leiterplatte verwendeten Taktfrequenzen. Es hat sich bei vielen Anwendungen gezeigt, das Daumenregeln und mystisches „Geheimwissen“ durchaus zu sporadischen, nur schwer zu detektierenden Fehlfunktionen führen kann. Diese Problematik und deren effiziente Adressierung im Entwurfsprozess für den Leiterplatten-Layouter ist Thema des Vortrages.
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Michael Schleicher
Expert Multidiscipline Engineering
Michael Schleicher begann 1991 seine Tätigkeit als Leiterplattendesigner und war im Laufe der Jahre in verschiedenen Unternehmen tätig. Seit 2008 ist er bei Semikron Danfoss, zuletzt im Bereich Multidiscipline Engineering. Im Rahmen seiner beruflichen Laufbahn erhielt Michael Schleicher 2001 den Preis „Most Challenging High-Speed Design“ für das Layout des Enhanced SCAC des Eurofighters. Im Jahr 2012 wurde er mit dem PCB Design Award des FED in der Kategorie „High-Power“ ausgezeichnet.
Seit 2017 engagiert sich Michael Schleicher in verschiedenen Gremien des FED e.V. und ist seit 2020 Mitglied des Vorstands. Er arbeitet in den Gremien DKE K 682, IEC TC 91 sowie in mehreren IPC-Gremien an nationalen und internationalen Normen für Leiterplatten und Baugruppen. Für seine Verdienste erhielt er 2020 den „IEC 1906 Award“ und 2024 den „IPC Rising Star Award“. Neben seiner Tätigkeit als Layouter und seinem Engagement in verschiedenen Gremien (FED, DKE, IEC, IPC und ZVEI) liegt der Schwerpunkt seiner Arbeit auf Wissenstransfer und Vernetzung sowie der Weiterentwicklung neuer Technologien, insbesondere im Bereich „High-Power“, additiven Fertigungsmethoden und Technischer Sauberkeit (TecSa). Seit 2019 Referent des FED-Seminars „High-Power Baugruppendesign“.
Isolation auf & in Leiterplatten
Der Trend ist eindeutig: In zunehmend begrenztem Bauraum sollen höhere Leistungen realisiert werden, während gleichzeitig die Sicherheit kompromisslos gewährleistet bleiben muss! Wie kann ich im Design diese Anforderungen gerecht werden?
Folgende Fragenstellungen können dabei helfen:
- Gibt es Rahmenbedingungen, die einzuhalten sind?
- Ich habe von verschiedenen Normen gehört, gibt es da Unterschiede?
- Gibt es physikalische Effekte, die ich beachten sollte?
- Gibt es Tipps, die ich im Design anwenden kann?
Das Thema soll aus verschiedenen Perspektiven und Betrachtungsebenen dargestellt werden:
- LVD 2014/35/EU: Och nee, schon wieder eine Verordnung der EU?
- Welche Geheimisse stehen wohl in der LVD 2014/35/EU?
- Was sind „Harmonisierte Normen“, … hat das evtl. etwas mit Esoterik zu tun?
- Zusammengesetztes Hauptwort mit 21 Buchstaben: Isolationskoordination!
- Was stelle ich mir unter einer Isolationskoordination vor?
- Welche Infos werden benötigt?
- Überschlag, Durchschlag, Kurzschluss: Ich will das nicht!
- Welche physikalischen Effekte wirken eigentlich und wenn, wo?
- Ist das „auf“ oder „in“ der Leiterplatte gleich?
- Sind Ursachen benannt, welche Maßnahmen könnten umgesetzt werden?
- Was versteht man unter elektrochemische Migration (ECM) und Technische Sauberkeit?
- Ausblick auf Normen: Welche Entwicklungen sind zu erwarten?
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Patrick Klak
Projektleitung und PCB-Design
High Power im Design - Von der Entwicklung bis zum fertigen Produkt
Die Überprüfbarkeit aller Spezifikationen ist die Voraussetzung, um Produkte mit immer höheren Stromanforderungen auf dem Weltmarkt vertreiben zu können. In diesem Vortrag wird Ihnen gezeigt, wie eine Testlösung zur Messung eines Gesamtstroms von bis zu 640A umgesetzt wurde. Anhand eines Beispiels wird auf die elektrischen, mechanischen und wirtschaftlichen Herausforderungen bei der Umsetzung des Layouts eingegangen.
Beispiele:
- Hohe Ströme, niedrige Widerstände
- Thermische Anbindung, Wärmemanagement und Kühlung
- PCB-Technologie
- Zuverlässigkeit, Testbarkeit, Fertigbarkeit
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Philipp Grundner
R&D Hardware Engineer
High Power im Design - Von der Entwicklung bis zum fertigen Produkt
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Veranstaltungsort
TQ-Group
Gut Delling, Mühlstraße 2
82229 Seefeld Deutschland
Parkplätze
Direkt am Veranstaltungsort befinden sich kostenfreie Parkplätze
Anreise
Bitte planen Sie Ihre Anreise selbst.
Teilnehmergebühren
FED-Mitglieder: 290,00 € + 19% MwSt.
Nichtmitglieder: 390,00 € + 19% MwSt.
Business Dinner am Vorabend
Wir eröffnen den Designer-Tag am Vorabend mit einem gemeinsamen Abendessen am See und guten Gesprächen in lockerer Atmosphäre.
Seien Sie unser Gast am 20. Mai 2024 von 19:00 - 22:00 Uhr.
Ort: TQ-Group,
Wörthseestraße 43,
82229 Seefeld
Ein Bustransfer vom und zum Hotel (nur Hotels der Vorzugsliste) wird nach vorheriger Anmeldung eingerichtet.
Übernachtung
Bitte buchen Sie Ihre Übernachtung selbst (Selbstzahler).
Nutzen Sie die Sonderkonditionen unter Stichwort: "FED-Designertag bei TQ Systems"
Die Kontingente sind in den einzelnen Hotels bergrenzt.
Hotels im Einzugsbereich:
Hotel Ammi
Billerberg 1, 82266 Inning am Ammersee
info@hotel-ammi.de
Tel.: 08143 9919840
Sepperlwirt
Dorfstraße 35, 82229 Seefeld
sepperlwirt@sepperlwirt.de
Tel.: 08153 3406
Post Andechs
Starnberger Straße 2, 82346 Andechs
info@hotelzurpost-andechs.de
Tel.: 08152 91820
Der Obere Wirt
Georg-Queri-Ring 9, 82346 Andechs Frieding
info@queri.de
Tel.: 08152 91830
Romantik Hotel Chalet am Kiental
Andechsstraße 4, 82211 Herrsching am Ammersee
info@chaletkiental.de
Tel.: 08152 982570
Seespitz Gästehaus
Mühlfelder Straße 72, 82211 Herrsching am Ammersee
info@seespitz-gaestehaus.de
Tel.: 08152 93000
Hotel zur Post
Andechsstraße 1, 82211 Herrsching am Ammersee
willkommen@post-herrsching.de
Tel.: 08152 396270
Il Plonner
Gautinger Straße 52, 82234 Oberpfaffenhofen
info@ilplonner.de
Tel.: 08153 916127