Herausforderungen bei der Verarbeitung von SOT- und SOD- Bauelementen

27. FED-Konferenz | Donnerstag, 26.09.2019 | 13:30 Uhr | Fertigung & Test

Auf Grund der Miniaturisierung in der Elektronik nimmt der Anteil an SOT und SOD Bauformen zu. Durch den Einsatz dieser Bauteile werden an verschiedene Bereiche in der Entwicklungs- und Fertigungskette (Layout, Leiterplatte, Schablonendruck, Inspektion …) neue Anforderungen gestellt. Neue Herausforderungen kommen auch durch die Verwendung von Micro- und Makrobauteilen auf der gleichen Leiterplatte auf den Anwender zu. Parameter welche bisher nicht so umfassend betrachtet werden mussten, treten bei der Miniaturisierung in den Vordergrund und benötigen deutlich mehr Aufmerksamkeit in der Prozessentwicklung als es bisher der Fall war. Auf verschiedene dieser Parameter wie z.B. Ätzfaktor der Leiterplatte oder das Area Ratio für die Öffnungen einer Druckschablone wird im Vortrag eingegangen. Weiterhin beschäftigt sich der Vortrag mit der Druckschablonentechnologie und der Optimierung des Druckprozesses bezüglich der Verwendung dieser Bauformen in der Leiterplattenfertigung.

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Berufsausbildung zum Mess- und Regelmechaniker mit Schwerpunkt Informationselektronik. Gruppenleiter bei Fa. Biotronik mit Schwerpunkt Leiterplattenbestückung, Qualitätssicherung und Validierung. Weiterbildungen zum Industriemeister Elektrotechnik und zum Technischen Betriebswirt. Seit 2002 beschäftigt bei Endress und Hauser in Maulburg. Zunächst in der Qualitätssicherung für die elektronische Fertigung. Heute tätig als Entwickler in der Prozessentwicklung für den Bereich SMD Bestückungstechnik, Schablonendrucktechnologie und Reflowtechnologie.