Dfm-Simulation der Kupferdicke in der Leiterplatten-CU-Plattierung

FED Talk am 01.12.2022 organisiert durch Regionalgruppe Düsseldorf

Dfm-Simulation der Kupferdicke in der Leiterplatten-CU-Plattierung - Wie dick ist das Kupfer der Leiterbahnen in den Bereichen wirklich?

Design- und prozessbedingt kann die Kupfer (Cu) -Schichtdicke in Bereichen der Leiterplatte stark schwanken. Große Kupferflächen, dichte Leiterstrukturen oder freie Flächen beeinflussen den Stromfluss im Galvanoprozess und führen zu unterschiedlichen Schichtdicken des galvanisch abgeschiedenen Kupfers. Dabei kann die prozessbedingte Streuung bis zu 100% betragen.

Getrieben durch die Anforderungen von Highspeed-Signalen oder Dickkupferschaltungen für Leistungselektronik werden die Layouts immer komplexer. Leiterbahnbreiten von 100µm, oft kombiniert mit  Kupferflächen oder mehreren mm breiten Leiterbahnen sind auf Fertigungsnutzen mit bis zu 1m Diagonale eine große Herausforderung. Um mit geringer Toleranz und möglichst ohne Ausschuss zu produzieren, sind oft mehrere Iterationen zur Anpassung erforderlich. Das kostet Material, Geld und vor allen Dingen Zeit.

Die Firma Elsyca aus Belgien hat eine Simulationssoftware entwickelt, die der Layouter zur Prüfung und Optimierung des Leiterbildes nutzen kann. Der PCB-Designer sollte bei entsprechenden Layouts sein Layout einem DFM-Check unterziehen. Das spart Zeit und Kosten beim Leiterplattenhersteller und stellt sicher, dass die kalkulierten Parameter innerhalb einer akzeptablen Toleranz bleiben. Im Vortrag werden die Unterschiede gezeigt, die über die Simulation analysiert werden kann, sowie Informationen zu den Prozessen geliefert.