Beschichtungssimulation von Leiterplatten im Designprozess und in der Fertigung

27. FED-Konferenz | Freitag, 27.09.19, 15:00 Uhr | Entwicklung & Design | Raum: Franzius

Leiterplatten werden von Tag zu Tag komplexer und stoßen das PCB-Design und die Designer an die Grenzen. Leider kann man auch Probleme erzeugen, die vom Design her integriert sind. Es gibt viele Werkzeuge zur Überprüfung, z. Wärmeübertragung, elektrische Anschlüsse… für den Galvanik Schritt gibt es jedoch keine. Designer interessieren sich nicht immer dafür weil sie es nicht wissen (wollen) und überlassen das Problem dem FAB. Ein FAB verwendet die aktive Oberflächen fraktion, um mögliche Galvanik Probleme zu bewerten, aber die aktive Oberflächen Fraktions Verteilung stimmt nicht mit der Schichtdickenverteilung überein. Diese Präsentation wird sich darauf konzentrieren, wie die Galvanik Simulations Technologie den obigen Prozess unterstützen kann, beginnend mit dem Design. Wie kann ein Leiterplatten-Designer im Voraus und ohne notwendigerweise ein Galvanik Experte zu sein, eine gute Bewertung seines aktuellen Designs (im Zusammenhang mit dem Galvanisieren) erhalten. Wie kann ein FAB (oder eine andere Person) die Panelisierung durchführen, einschließlich des Kupfer Abgleichs, sich auf die Produktion vorbereiten und die Konfiguration (Gestell belegung, Gleichrichter Parameter) bereits validieren, bevor das erste Produkt erstellt wird.

ROBRECHT BELIS hat einen Abschluss in IT und Marketing (beide in Leuven, Belgien) und begann seine Karriere bei LMS (Leuven Measurement Systems) in der Softwareentwicklung und wechselte zum Produktmanagement und zur globalen Geschäftsentwicklung. 2008 begann er bei Elsyca, wo er die globalen Aktivitäten der Business Unit Surface Finishing and E-coating leitet.