Herausforderungen bei DDR 4 und 5 Speichern mittels EDA und virtueller Compliance-Prüfung meistern
Der steigende Bedarf an Bandbreite und schnellem Cache-Speicher in Embedded Systemen, ADAS, Datenzentren und 5G-Backplanes erhöht den Druck auf die Entwicklungs- und Implementierungszyklen für immer komplexere DDR4- und -5 Implementierungen. Der Vortrag erläutert die Geschichte der SDRAM-, insbesondere der DDR-Speichertechnologien, und ermöglicht ein tieferes Verständnis der am Markt gängigen Architekturen an High-Speed-Memory-Subsystemen. Deren Geschwindigkeitsanforderungen führen zu neuen Designherausforderungen und die Post-Layout-Verifikation ganzer Speicherbusse muss die rapide verkleinerten Timing-Margins überprüfen, um den Spielraum der Design-Implementierung zu nutzen.
Abweichungen zu existierenden Designregeln müssen überprüft, die Systeme auf Funktionalität getestet werden, gerade in Hinsicht auf die vielen möglichen Betriebszustände (PVT). Bei gleichzeitig steigenden Anforderungen an die Messtechnik ist eine komplette Compliance-Prüfung des DRAM-Interfaces mittels Simulation einer der effektivsten Wege die Einhaltung der Spezifikation zu ermitteln. Mittels eines „Memory-Designer“-Flows wird anschaulich demonstriert, wie mit Unterstützung eines modernen EDA-Tools (Advanced Design System) Daten- und Adressbus auf Signalintegrität untersucht, die Performance zuverlässig beurteilt werden kann, ohne Prototypen bauen zu müssen und somit das Risiko eines Respins minimiert wird.