ZED Level III - Leiterplatten-Baugruppendesign 2

14.10. - 18.10.2019 Zertifizierter Elektronik-Designer (ZED) Neustadt/Aisch

Dieser 5-tägige Intensivkurs vermittelt Praxiswissen pur. Zunächst wird den Teilnehmern eine Einführung in das Arbeiten mit unterschiedlichen EDA-Tools gegeben.

Ein weiterer Kursabschnitt ist den sehr wichtigen Arbeiten an der Bauteile-Bibliothek gewidmet. Sie ist die Grundlage für einen möglichst fehlerfreien und effizienten Entwicklungs- und Layoutprozess. Die Grundlagen und Weiterentwicklungen von einfachen bis zu höchst komplexen Bauteilen mit Highspeed- und Sonderanforderungen stehen im Fokus. Dabei wird auf die Schaltplan-Symbole und Bauteile-Footprints ebenso eingegangen wie auf die aktuellsten DIN-Normen und IPC-Richtlinien.

Des Weiteren werden die Konstruktionsprinzipien starrflexibler Leiterplatten und die wichtigsten Eigenschaften flexibler Basismaterialien erläutert. Nach der Darstellung der Erfordernisse an die Beschreibung und die Dokumentation des Lagenaufbaus ermöglicht der Kurs einen Einblick in die Arbeit der CAM-Vorbereitung auf Seiten des Leiterplattenherstellers.

Hohe Taktraten, mit immer schneller schaltenden Bauteilen erfordern beim Leiterplatten- und Baugruppen-Designer einschlägiges Wissen auf dem Gebiet „High-Speed“. Jeder Designer muss sich auch über die Einflussgrößen für elektromagnetische Störungen im Klaren sein. Vor allen aber, wie er ihnen begegnen kann. Nur mit einem ausgeprägten Fachwissen lassen sich heute einwandfrei funktionierende Layouts entflechten. Zu beiden Themen wird in diesem Kurs komplexes Praxiswissen vermittelt.

Abgerundet wird der Kurs mit gezielten Betrachtungen zum Design, Eigenschaften von Leiterplatten, Montagestrategien für Bauteile, Baugruppenreinigung und Baugruppentest.

Der Kurs wird mit der Prüfung zum Zertifizierten Elektronik-Designer ZED Level III abgeschlossen. 

Optional kann die Prüfung zum Certified Advanced Interconnect Designer des IPC (CID+) abgelegt werden. (Extra-Anmeldung)

Beginn

14.10.2019 — 10:00 Uhr

Ende

18.10.2019 — 16:30 Uhr

Veranstaltungsort

Neustadt/Aisch

Kosten

FED-Mitglieder: 2.490,00 €
Nichtmitglieder: 3.200,00 €

Prüfung
FED-Mitglieder: 350,00 €
Nichtmitglieder: 350,00 €

1. Tag: Einführung EDA-Tools
  • Begrüßung, Einweisung in den Kursablauf
  • Einstieg ins Baugruppendesign über den PKP unter Zuhilfenahme eines Beispielprojekts: CPU-Karte
  • Einführung zum Arbeiten mit unterschiedlichen EDA-Tools
  • Grundsätze bei der Bauteile-Bibliotheksgestaltung

2. Tag: Bauteilebibliothek für CAE und CAD

  • Struktur und Inhalte einer Bauteilebibliothek
  • Anforderungen an Inhalte Gehäusetypen
  • Bauteilfreigabeprozess
  • Schaltplansymbole
  • Gehäusetypen
  • Gehäuse ( Landpattern) nach IPC7351
  • Einfluss der Verarbeitungsprozesse
  • Verknüpfung der Symbole und Gehäusebeschreibungen
  • Nicht Bauteil gebundene Bibliotheksinhalte
  • Änderungen an Bauteilen und Qualitätsmanagement

3. Tag: Leiterplattentechnologie für hochwertige Baugruppen von der Konstruktion des Lagenaufbaus bis zur CAM-Analyse der Produktionsdaten

  • Strategische Anforderungen an Leiterplatten
  • Anforderungen für High-Speed-Leiterplatten
  • Leiterplattenklassen von Starr bis Flex
  • Impedanzdefinierte Multilayer
  • Prozesstoleranzen
  • Verpressen von Multilayern
  • Kantenmetallisierung
  • Pluggen von Vias
  • Multilayersysteme / Lagenaufbauten
  • Dokumentation von Multilayern
  • CAM-Bearbeitung

4. Tag: EMV

  • Ursachen für Elektromagnetische Störungen
  • Abstrahlungs-Mechanismen
  • Maßnahmen für ein EMV-gerechtes Design
  • Leitungsführung und Platzierung
  • Bauteilplatzierungen
  • EMV-gerechte Stromversorgung
  • Funktion und Platzierung von Abblockkondensatoren

High Speed

  • Was ist ein  „High Speed“-Design?
  • Einfluss der Leitungen
  • Kritische Leitungslängen
  • Rückstrompfad
  • Signalausbreitung

5. Tag: Ergänzende Betrachtungen zum Design unter Bezugnahme des Study Guide CID+

  • Materialeigenschaften
  • Grundlegende Baugruppentest
  • Qualitätsbetrachtungen

Prüfung zum Zertifizierten Elektronik-Designer (ZED Level III)

Der Kurs richtet sich an bereits aktive Leiterplattendesigner. Die Teilnehmer sollten über Kenntnisse im Layout, der Fertigung und Bestückung von Leiterplatten bzw. Baugruppen verfügen.

Voraussetzung ist der Abschluss Zertifizierter Elektronik-Designer  ZED Level II.

Gerhard Gröner
Nach seiner Berufsausbildung in der Elektrotechnik kam Gerhard Gröner zur Leiterplattenentflechtung und war bei der Fa. Grundig über 30 Jahre lang im LP-Designbereich tätig, zuletzt als Leiter einer Zentralabteilung. Seit 1998 ist Herr Gröner als beratender Ingenieur und freier Mitarbeiter im FED tätig. Der Schwerpunkt seiner Arbeit ist hier die Entwicklung eines Schulungskonzeptes für Leiterplatten- und Baugruppendesigner und die Durchführung der hieraus entwickelten Kurse. Seit 2002 ist Herr Gröner Master-Instructor des IPC.

Friedbert Hillebrand
Friedbert Hillebrand verfügt über 25 Jahre Erfahrung in der Elektronik-Entwicklung. Von 1990 bis 2001 war er in der Entwicklung von High-End-Servern verantwortlich für Signal-Integritäts-Analyse und Leiterplatten-Design. Heute arbeitet er u.a. auch als freier Referent für den FED.

Jennifer Vincenz
Jennifer Vincenz verfügt über weitreichendes und anerkanntes Fachwissen im Bereich CAD-Design. Sie ist vom IPC zertifizierter CID, CID+, Instructor und FED-Designer mit mehr als 20 Jahren Berufserfahrung. Seit April 2010 ist sie bei der tecnotron elektronik GmbH im Bereich Softwarevertrieb tätig. Sie betreut die Kunden sowohl softwarebezogen als auch in technologischen Aspekten und bietet Ihnen fachmännischen Support und Schulungen. Zu ihren Aufgaben gehören zusätzlich die interne Aus- und Weiterbildung und die technische Dokumentation der Pulsonix EDA-Software. Als Referentin arbeitet sie seit 2002 aktiv am Schulungskonzept des FED mit.

Michael Geraedts
Michael Geraedts (CID+/FED-Designer), begann kurz nach seiner Ausbildung zum staat. gepr. Elektrotechniker 1999 seine Tätigkeit in der Hardwareentwicklung bei einem renommierten Hersteller von Energiesteuerungslösungen. Als Senior PCB Designer ist er dort für das Leiterplattendesign von Schutzrelais zuständig. Er ist persönliches Mitglied im FED und Mitgründer und Organisator des FED-Diskussionsforums Krefeld. 2012 wurde er mit dem PCB Design Award ausgezeichnet.

Michael Matthes
Michael Matthes studierte an der FH Darmstadt Elektrotechnik, mit dem Schwerpunkt Nachrichtenübertragung in der Telekommunikation. Nach seinem Studium der arbeitete er zunächst 5 Jahre in der zentralen Elektronikentwicklung der WITTENSTEIN AG. Hier ist er seit 2007 als Elektronikentwickler tätig, in den Bereichen Antriebstechnik, Sensorik bzw. Implantate, mit den Schwerpunkten auf Design und 3D-Simulation. In der hausinternen Expertenlaufbahn ist er als Senior Expert in den Bereichen „neue Elektroniktechnologien“ und „EDA-Systeme“ tätig.

BVS Bildungszentrum
Neustadt
Comeniusstr. 3
91413 Neustadt / Aisch
Tel. 09161/7810

Anfahrtsbeschreibung

5-Tages-Schulung

Mo             10:00 - 17:00 Uhr
Di-Do jew. 08:30 - 17:00 Uhr
Fr               08:30 - 16:30 Uhr

Enthaltene Leistungen

Schulungsunterlagen, Prüfung zur ZED Level III, Teilnahmezertifikat, Mittagessen und alkoholfreie Pausengetränke.

Bedingungen

Die Schulungen werden in Deutsch gehalten.

Nach Eingang Ihrer Anmeldung erhalten Sie eine Anmeldebestätigung per Mail. Die Rechnung erhalten Sie ca. 14 Tage vor Schulungsbeginn. Der Rechnungsbetrag ist vor Veranstaltungsbeginn an den FED zu überweisen. Bitte zahlen Sie erst nach Erhalt der Rechnung.

Bei Stornierung der Anmeldung zwischen 28 und 14 Tagen vor Seminar-/Kursbeginn (nur schriftlich per Post, E-Mail oder Telefax möglich – es gilt der Posteingangsstempel) wird eine Stornogebühr in Höhe von 30 % des Gesamtrechnungsbetrages erhoben. Danach ist in jedem Fall der volle Betrag zu zahlen. Bei Nichterscheinen oder verspäteter Abmeldung besteht kein Anspruch auf Rückerstattung der Teilnahmegebühr.

Der Veranstalter behält sich das Recht vor, den Seminartermin auch nach erfolgter Anmeldebestätigung unter Rückerstattung der Gebühren abzusagen.

Mindestteilnehmerzahl: 8.

Der Kurs wird mit der Prüfung zum Zertifizierten Elektronik-Designer ZED Level II abgeschlossen. Diese Prüfung ist in der Teilnahmegebühr enthalten.

Mehr zum ZED Schulungsprogramm...

Optional kann die Prüfung zum Advanced Certified Interconnect Designer des IPC (CID+ ) belegt werden.

Prüfungsgebühr CID+Prüfung 350,00 EUR

Die Prüfungsgebühr (CID+) beinhaltet folgende Leistungen:

  • CID+ Study Guide in Deutsch (digital)
  • CID+ Study Guide als Handout (Schwarz-Weiß Druck)
  • CID- Prüfung und Zertifikat

Mehr zum CID und CID+...

Bitte buchen Sie Ihre Übernachtungen selbst. Es wurden im Allee-Hotel Neustadt Abrufkontingente eingerichtet - Kennwort: "FED". 1 Einzelzimmer zu 75,00 EURO/Nacht/Person inkl. Frühstück, W-LAN und Parkplatz. Diese Kontingente stehen jeweils bis 4 Wochen vor Anreise zur Verfügung.
Allee-Hotel Neustadt

Alleestraße 14
91413 Neustadt/Aisch
Tel. +49 9161 8955-0info@allee-hotel.de

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