Qualität und Zuverlässigkeit von LP und BG

27.11. - 28.11.2018 Berlin

Durch die Reduzierung der Strukturgrößen und die Erhöhung der Packungsdichte steigen die Anforderungen an Leiterplatten und Baugruppen. Das betrifft sowohl die Anforderungen an die Lötbarkeit der Leiterplattenoberflächen als auch die Anforderungen an die Eigenschaften der Isolierstoffe von Basismaterial und Lötstoppmaske. Die Qualität und Zuverlässigkeit und die möglichen Fehler auf und in der Leiterplatte beeinflussen direkt die Qualität und Zuverlässigkeit der Baugruppen, sowohl bei den Lötverbindungen als auch in Struktur und Aufbau der bestückten Leiterplatten in Bezug auf die Durchmetallisierungen, Innenlagen, Anbindungen, Laminatintegrität usw. Dieses Seminar unterteilt sich in zwei Vorträge, die sich mit den äußeren und inneren Aspekten der Qualität und Zuverlässigkeit bei Leiterplatten und Baugruppen beschäftigen. Der Vortrag von Herrn Lutz Bruderreck, TechnoLab GmbH, befasst sich im Schwerpunkt mit fehlerhaften Leiterplattenoberflächen und den Auswirkungen auf die Lötverbindungen. Am Beispiel der Endoberfläche chemisch Nickel-Gold (ENIG) werden Prüfverfahren vorgestellt, die sich für eine aussagekräftige Bewertung eignen.

Herr Dr. Frank Ansorge, ZVE Fraunhofer IZM, beschäftigt sich mit dem Einfluss der Leiterplattenqualität auf Ausfälle elektronischer Baugruppen. Schadensbeispiele aus der Praxis, ausgelöst durch Leiterplattenfehler, werden dargestellt. Die Leiterplattenqualität wird nach den Kriterien aktueller IPC-Standards beurteilt und die Auswirkung auf die Lötstellenqualität und die Zuverlässigkeit elektronischer Baugruppen aufgezeigt. Standardisierte Leiterplattenprüfungen werden dargestellt und deren Aussagekraft für komplexe Aufbauten und den Anforderungen im bleifreien Prozess diskutiert.

Die Vorträge enthalten umfangreiches Bildmaterial der Referenten mit diversen Fehlerbildern aus der täglichen Praxis.

Mit dem Seminar sollen den Teilnehmern die Zusammenhänge und Abhängigkeiten von Leiterplatten- und Baugruppenqualität und die Auswirkungen auf die Zuverlässigkeit der elektronischen Baugruppen aufgezeigt und ein Überblick über die Prüfmethoden gegeben werden.

Beginn

27.11.2018 — 12:00 Uhr

Ende

28.11.2018 — 17:00 Uhr

Veranstaltungsort

Berlin

Kosten

FED-Mitglieder: 650,00 €
Nichtmitglieder: 895,00 €

Staffelpreis (ab der zweiten Anmeldung)
FED-Mitglieder: 560,00 €
Nichtmitglieder: 770,00 €

Teil 1  (Dr. Frank Ansorge, Fraunhofer Gesellschaft)

Qualität und Zuverlässigkeit von Leiterplatte und Flachbaugruppe

Betrachtungsobjekt Flachbaugruppe als Bestandteil eines elektronischen Gerätes
Begriffe Zuverlässigkeit, Aspekte von Qualität und Regelkonformität
Alterung und Lebensdauerende

Die Baugruppe und ihre Bestandteile
Schaltungsträger Leiterplatte
Aufbau- und Verbindungstechnik
Bauelemente

Auswahl, Eigenschaften und Qualifizierung von Oberflächen der Leiterplatte
Oberfläche chemisch Zinn
Oberfläche organisch passiviertes Kupfer (OSP)
Oberfläche HAL

Auswahl der Basismaterialien
Anforderungen und Beschreibung
Basismaterialparameter und Delamination im bleifreien Lötprozess
Basismaterial und sein Einfluss auf die Leiterplattenqualität

Lötstoffmasken
Beschreibungsgrößen und Unterschiede
wesentliche Leistungsmerkmale

Qualitätsrelevante Bewertungskriterien für Leiterplatten
Regelwerke IPC-A-600 und IPC-6012
weitere Regelwerke

Einfluss der Lötparameter
Flussmittel und Flussmittelapplizierung
Wellenlötung und Selektivlötung
Einflüsse des Designs auf den Löterfolg
Schäden durch den Lötprozess, Lötfehler

Qualifizierung von Baugruppen
Temperaturwechsel
Schock und Vibration
Trockene Wärme
Schäden nach Temperaturwechsel-Belastung

Teil 2 (Lutz Bruderreck, TechnoLab GmbH)

Baugruppen gefertigt mit Leiterplatten mit der Endoberfläche Electroless Nickel-Gold  (ENIG)

Besonderheiten von ENIG gegenüber anderen Leiterplattenendoberflächen
Prozess der Abscheidung
Wichtige Leistungsmerkmale und Beschreibungsgrößen
Applikationen
Anforderungen an die Leiterplatte
Bewertung der Konformität nach den Regelwerken der IPC und IEC
Hierarchie der Regelwerke

Besonderheiten von Lötverbindungen auf ENIG
Vorgang der Benetzung auf ENIG
Leiterplatten mit ENIG im Lötprozess
Auswirkungen der unterschiedlichen Arten des Wärmeeintrags

Leiterplatten mit ENIG in einer Kombination aus mehreren Prozessen
Beschreibung der technischen Tauglichkeit von Leiterplatten mit ENIG
Lötprozess, Wire Bond, Einpresstechniken
ENIG in Kontaktaufgaben

Probleme und potentielle Fehler
Korrosion der Leiterplatte
Korrosion der Baugruppe nach feuchter Wärme
Beständigkeit gegen Umweltlasten

Untersuchung im Labor und Bewertungsverfahren
Aufgabenstellung an das Labor
Reinheit und ionische Kontamination
Bewertung des Zustands von Lötverbindung und Leiterplatte nach Belastung
Auswahl der Analyseverfahren

Bewertung von Lötverbindungen
Befund optische Inspektion
Befund Metallographische Präparation und Inspektion
Befund Röntgeninspektion
REM-Inspektion und EDX-Analyse

Lötbarkeit, Benetzbarkeit, Lötbarkeitstest
Verfahren und Regelwerke
Übertragung von Versuchsergebnissen auf reale Verhältnisse

Beschaffung von Leiterplatten
Einflussgrößen auf die Zuverlässigkeit aus dem Prozess
Prozessschritte und Audit beim Leiterplattenhersteller

Abschlussdiskussion mit den Referenten

Das Seminar richtet sich in erster Linie an Ingenieure und Techniker, die in der Entwicklung, Fertigung und Prüfung von Geräten und Systemen der Elektrotechnik / Elektronik tätig sind. Außerdem an Verantwortliche im Qualitäts- und Reklamationsmanagement und in der Fehleranalyse.

Dipl-Ing. Lutz Bruderreck

Herr Bruderreck studierte an der TFH Berlin Feinwerktechnik mit der Vertiefungsrichtung Gerätekonstruktion. Seit 1995 ist er bei der TechnoLab GmbH in Berlin beschäftigt, deren Mitgründer er auch ist. Seit 2001 ist er dort als Geschäftsführer tätig.

Schwerpunkte seiner Tätigkeit sind die Schadensanalytik und Schadenssimulation an Elektroniken an der Schnittstelle zwischen Schaltungsträger, Lötverbindung und Bauelement sowie die Qualifizierung von Leiterplatten.

Zu seiner Tätigkeit gehört auch die gutachterliche Bewertung von Schadensfällen sowie Schulungen und Seminare zum Themenkomplex Schadensanalytik an Elektronikaufbauten und Bewertung von Leiterplatten.

Herr Bruderreck ist Mitarbeiter der DKE: Deutsche Kommission Elektrotechnik Elektronik Informationstechnik, K682 des TC91 Aufbau- und Verbindungstechnik sowie des DKE K511 Sicherheit elektrischer Hausgeräte.

Dr.-Ing. Frank Ansorge

Dr.-Ing. Frank Ansorge  ist Dipl.-Ing. für Werkstoffwissenschaften.1995 promovierte er am Institut für Zuverlässigkeit und Schadenskunde im Maschinenbau an der Universität Karlsruhe. Danach trat er als wissenschaftlicher Mitarbeiter am Institut für Zuverlässigkeit und Mikrointegration Berlin, in die Fraunhofergesellschaft ein. Aufgrund seines Know-how zum Einsatz von Kunststoffen in der Mikroelektronik, Verkapselung von Bauelementen, BGA, CSP und Mechatronik wurde er 1996 zum Gruppenleiter „Plastic Packaging“ ernannt.

1998 begann Dr. Ansorge mit dem Aufbau der Projektgruppe Mikro-Mechatronik in Oberpfaffenhofen und leitete zeitgleich die Abteilung „Polytronische Systeme“ am  Forschungsschwerpunkt FhG-IZM in München. 2003 übernahm Dr. Ansorge die Leitung der Abteilung Mikro-Mechatronische Systeme des Fraunhofer IZM. Seit 2009 ist er Leiter des Standortes des Fraunhofer IZM in Oberpfaffenhofen.


FED e. V.
Plaza Frankfurter Allee
Frankfurter Allee 73c
10247 Berlin

Bitte melden Sie sich an bis 4 Wochen vor Schulungsbeginn; die Plätze sind begrenzt.
Am Abend des 1. Seminartages stehen Ihnen die Referenten für weitere Diskussionen zur Verfügung. Bitte teilen Sie uns mit, ob Sie dabei sein wollen. Wir reservieren dann gern Plätze in einem der Lokale in der Plaza Frankfurter Allee oder in einem der Restaurants in der näheren Umgebung.

1. Tag 12:00 - 17:00 Uhr, 2. Tag 09:00 - 17:00 Uhr

Enthaltene Leistungen

Schulungsunterlagen, ein Teilnahmezertifikat, 1 x Mittagessen (2. Tag) und alkoholfreie Pausengetränke.

Die Schulungen werden in Deutsch gehalten.

Nach Eingang Ihrer Anmeldung erhalten Sie als Bestätigung der Teilnahme eine Rechnung mit dem Zahlbetrag. Der Kostenbeitrag ist vor Veranstaltungsbeginn an den FED zu überweisen. Bitte zahlen Sie erst nach Erhalt der Rechnung.

Bei Stornierung der Anmeldung zwischen 28 und 14 Tagen vor Seminar-/Kursbeginn (nur schriftlich per Post, E-Mail oder Telefax möglich – es gilt der Posteingangsstempel) wird eine Stornogebühr in Höhe von 30 % des Gesamtrechnungsbetrages erhoben. Danach ist in jedem Fall der volle Betrag zu zahlen. Bei Nichterscheinen oder verspäteter Abmeldung besteht kein Anspruch auf Rückerstattung der Teilnahmegebühr.

Der Veranstalter behält sich das Recht vor, den Seminartermin auch nach erfolgter Anmeldebestätigung unter Rückerstattung der Gebühren abzusagen. Mindestteilnehmerzahl: 10.


Best Western Hotel City Ost
Frankfurter Allee 57 - 59
10247 Berlin

Bitte reservieren Sie Ihre Übernachtungen selbst; es wurde ein Abrufkontingent eingerichtet: "FED2018-1 und FED2018-2":

1 Einzelzimmer/Frühstück (inkl. W-LAN zum Preis von EURO 79,00/Person/Nacht. Dieses Kontingent steht bis jeweils 4 Wochen vor Schulungsbeginn zur Verfügung.

Tel.: +49(0)30 214 802891  oder reservation@agon-group.com

Anreise:

Mit der U5 vom Alexanderplatz bis Haltestelle Samariterstraße (5 Stationen).

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