Leiterplattentechnologie in Theorie & Praxis
Das Design von Leiterplatten wird allzu häufig ohne die durchgängige
Berücksichtigung der heute etablierten Leiterplattentechnologie
durchgeführt. Dabei ist eine optimale Auslegung der Leiterplatte nur mit
der Kenntnis der Leiterplattentechnologie und deren Prozessen möglich.
Aus diesem Grund wird die Fertigungstechnologie der Leiterplatte in
diesem Seminar im Detail behandelt. Kritische Prozesse, die beim Design
von Bedeutung sind, werden erläutert. Auch die Materialvielfalt wird in
detaillierter Präzision dargestellt.
In zunehmendem Maße müssen internationale Normen beachtet werden (z. B.
IPC). Für die unterschiedlichsten Anwendungen sind auch
unterschiedliche Anforderungen an den Betrieb einer Baugruppe geknüpft,
was eine korrekte Zuordnung der jeweiligen Norm zu den Anforderungen an
die Baugruppe bedeutet.
Oft werden Designs grenzwertig ausgelegt, ohne dass dies notwendig ist. Erst die Kenntnis der Kostenstruktur bei der Leiterplattenfertigung erlaubt das Design einer Leiterplatte unter wertanalytischen Gesichtspunkten.
Beginn
Ende
Veranstaltungsort
Kosten
Nichtmitglieder: 1.150,00 €
Staffelpreis (ab der zweiten Anmeldung)
FED-Mitglieder: 715,00 €
Nichtmitglieder: 990,00 €
Themen
Tag 1
Allgemeiner Überblick
- Geschichte der Leiterplatte
- Wo steht die Leiterplatte 2017?
- Ausblick auf die weitere Entwicklung
Material und deren Eigenschaften
- Grundlagen
- Eigenschaften
- Halbzeuge für den Aufbau von Substraten
- Datenblätter/Normen und deren Aussagen
Aufbauten
- Grundlagen
- Einseitig/Doppelseitig Durchkontaktiert
- Multilayer, inklusive HDI-Aufbauten
- Sonderaufbauten/Starr- Flex/HF/Hochstrom
Konstruktion und Designregeln
- Mechanik, mechanische Bearbeitung
- Fertigungs- und Anwendernutzen
- Designregeln
- Toleranzen
Schliffbilder
- Grundlagen
- Wozu dient das Schliffbild
- Was können qualifizierte Schliffe aussagen
- Lesen von Schliffen
Tag 2
Daten und Dokumentation
- Dokumentation für die Fertigung
- Datenoptimierung und ihre Auswirkungen
Leiterplattenendoberflächen
- Grundlagen
- Details zu den unterschiedlichen Oberflächen
- Lagerung von Leiterplatten
Thermische Beständigkeit
- Temperatur und Substratmaterial
- Schädigungsmechanismen
Strom/Entwärmung
- Grundlagen
- Dimensionierung
- Technologie
Normen und die IPC
- Stellenwert von Normen und Regelwerken, Beispiele
- Normen und Qualität, Fehlerbilder/Gutbilder
Wertanalytische Elemente I
- Bewertung fertigungstechnischer Attribute
- Einflüsse von Layout/Nutzen auf die Kosten
Wertanalytische Elemente II
- Liefervorschrift, Qualität, Audit
- Kostenrechnung und Beispiele
Zusammenfassung
Zielgruppe
- Entwickler
- Technologen aus den Bereichen Bestückung, Löten und Baugruppenmontage
- Mitarbeiter aus der Leiterplatten- und Baugruppenbeschaffung
Die Teilnehmer sind zum Dialog mit dem Referenten eingeladen. Alle referierten Inhalte werden in vollem Umfang in Papier und als CD zum Selbststudium zur Verfügung gestellt.
Referent/en
Dipl.-Ing. Lothar Oberender
Nach Abschluss seines Studiums der Fertigungstechnik in Köln und Berlin kam Lothar Oberender als Leiter der Arbeitsvorbereitung im Bereich Elektronikfertigung der Diehl Datensysteme, Nürnberg, erstmals mit elektronischen Baugruppen in Berührung. Danach absolvierte er ein Studium der Produktionstechnik an der TU Berlin. Von 1973 bis 2005 war Lothar Oberender bei der ANDUS ELECTRONICGmbH, Berlin, jeweils in verschiedenen Unternehmensbereichen in leitenden Positionen tätig.
Mit besonderer Intensität widmete er sich neben dem Leiterplattensubstrat der Aufbau- und Verbindungstechnik und der Bearbeitung von Forschungsvorhaben in Kooperationen mit anderen Industriepartnern, Universitäten und Instituten.
Von Anfang 2006 bis Mitte 2013 zeichnete Herr Oberender bei der Häusermann GmbH in Gars am Kamp für den Bereich Technologie verantwortlich.
Veranstaltungsort mit Anfahrt
FED e. V.
Schulungsraum
Plaza Frankfurter Allee
Frankfurter Allee 73c, 5. OG
10247 Berlin
Tel. 030 340 6030-50
Anfahrtsbeschreibung
Schulungszeiten
2-Tages Seminar
1./2. Tag: 08:30 - 17:00 Uhr
Bedingungen
Enthaltene Leistungen
Schulungsunterlagen, Prüfung zur Anrechnung ZED Level IV, Teilnahmezertifikat, Mittagessen und alkoholfreie Pausengetränke.
Bedingungen
Die Schulungen werden in Deutsch gehalten.
Nach Eingang Ihrer Anmeldung erhalten Sie eine Anmeldebestätigung per Mail. Die Rechnung erhalten Sie ca. 14 Tage vor Schulungsbeginn. Der Rechnungsbetrag ist vor Veranstaltungsbeginn an den FED zu überweisen. Bitte zahlen Sie erst nach Erhalt der Rechnung.
Bei Stornierung der Anmeldung zwischen 28 und 14 Tagen vor Seminar-/Kursbeginn (nur schriftlich per Post, E-Mail oder Telefax möglich – es gilt der Posteingangsstempel) wird eine Stornogebühr in Höhe von 30 % des Gesamtrechnungsbetrages erhoben. Danach ist in jedem Fall der volle Betrag zu zahlen. Bei Nichterscheinen oder verspäteter Abmeldung besteht kein Anspruch auf Rückerstattung der Teilnahmegebühr.
Der Veranstalter behält sich das Recht vor, den Seminartermin auch nach erfolgter Anmeldebestätigung unter Rückerstattung der Gebühren abzusagen.
Mindestteilnehmerzahl: 8.
Prüfung
Zertifizierter Elektronik-Designer Level IV
ZED Wahlseminar
Für Teilnehmer am Weiterbildungsprogramm zur Erlangung der Qualifikation "Zertifizierter Elektronik-Designer Level IV" steht dieses Seminar neben anderen als Auswahl. Die abschließende Prüfung besteht aus 16 Multiple Choice Fragen von denen min. 9 richtig beantwortet werden müssen.
Übernachtung
Berlin
Bitte buchen Sie Ihre Übernachtungen selbst. Es wurden im Hotel Best Western City Ost, in unmittelbarer Nähe zum Schulungsraum, Abrufkontingente eingerichtet. Diese stehen Ihnen bis 3 Wochen vor dem Schulungstermin zur Verfügung.
Best Western Hotel City Ost
Frankfurter Allee 57-59
10247 Berlin
Bitte melden Sie sich an unter dem Reservierungscode FED 2019 per
E-Mail: reservation@agon-group.com
Tel. +49(0)30 214 8028 28
Fax: +49 (0)30 214 80 28 91
Comfort-Einzelzimmer inkl. Frühstück und W-Lan: 114,00 EUR
