High-Speed-Baugruppen-Design

09.09. - 11.09.2019 Zertifizierter Elektronik-Designer (ZED) Neustadt/Aisch

Mit diesem 3-Tagesseminar wird denTeilnehmern die Befähigung vermittelt, optimale Schaltungs- und Leiterplatten-Designs (Layout & Lagenaufbau) für High-Speed-Anwendungen unter Berücksichtigung der Signalintegrität und der EMV zu generieren.


Es werden die verschiedenen Designstrategien erklärt und mit Hilfe von Simulationswerkzeugen, die freundlicherweise von den Firmen ZUKEN und POLAR zur Verfügung gestellt werden, durchgespielt. Darüber hinaus beschäftigt sich der Kurs auch intensiv mit dem Einsatz von differentiellen Signalen. Zum Schlüsselelement Lagenaufbau werden nach Vermittlung theoretischer Grundlagen mit Hilfe von Planungswerkzeugen verschiedene interaktive Modelle erstellt. Dabei haben die Teilnehmer die Möglichkeit, aus der eigenen Projektumgebung Lagenaufbauten mitzubringen und diese nach Bearbeitung zu diskutieren. Große Aufmerksamkeit wird der rechtzeitigen Einbindung dieser Problematik im Entwicklungs- und Designprozess sowie der Zusammenarbeit von Entwicklern und Designern gewidmet. Der Kurs schließt mit einer Erfolgskontrolle ab.

Beginn

09.09.2019 — 08:30 Uhr

Ende

11.09.2019 — 17:00 Uhr

Veranstaltungsort

Neustadt/Aisch

Kosten

FED-Mitglieder: 1.385,00 €
Nichtmitglieder: 1.660,00 €

1. Einführung in “High-Speed” Design

  • Wann ist eine Baugruppe “High Speed“
  • Wie die Industrie „High Speed“ voran treibt
  • Das Ziel ist Signal Qualität
  • Systemanforderungen an High Speed
  • Anforderungen an Layout und Systemdesign


2. Grundlagen – Signale auf Leitungen

  • Anstiegszeit und kritische Leitungslänge
  • Impulse und HF-Spektrum
  • Impedanz elektrischer Leitungen
  • Widerstand, Induktivität und Kapazität
  • HF-Rückstromweg - Schlitze auf Masselagen


3. Reflexionen und Leitungsterminierung

  • Reflexionsmechanismus
  • Terminierungs-Strategien
  • Topologien
  • Bidirektionale Busterminierung


4. Leitungs-Topologien, Timing und Crosstalk

  • Leitungs-Topologien
  • Induktive/kapazitive Kopplung
  • Forward/Backward Crosstalk
  • Koppelstärke und Designmaßnahmen
  • Differentielle Signalübertragung
  • Timing – Zeitkritisches Schalten


5. Simulationsmodelle & Methoden

  • IO-IC Characteristics
  • Einfache Modelle vs Reale Bauteile
  • Modelquellen
  • IBIS Modelle
  • Simulations-Methoden
  • Constraints Management
  • PCB Tool Flow
  • Design Kits


6. Stromversorgungssystem

  • Impedanz der Stromversorgung
  • Spannungseinbrüche und Gegenmaßnahmen
  • Anforderungen an das Stromversorgungssystem
  • Abblocken mit Kondensatoren - VCC-GND Lagen
  • Resonanzen und Abstrahlung


7. Planung & Konstruktion Impedanz kontrollierter Multilayer (Grundlagen)

  • Materialien – Kerne, Prepregs, Kupferfolien
  • Microstrip und Stripline
  • Planung von Multilayern - Impedanzbestimmung
  • Lagenaufbau Varianten
  • Einfluss von Vias und Bauteilen auf die Impedanz
  • Erstellen verschiedener Lagenaufbauten mit einem Impedanz-Planungs-Tool

  • Schaltungsentwickler
  • Leiterplatten- und Systemdesigner
  • Leiterplattenhersteller
  • Systemplaner
  • Mitarbeiter im Prüf- und Testbereich

Den Teilnehmern wird die Befähigung vermittelt, optimale Schaltungs- und Leiterplattendesigns für High-Speed-Anwendungen unter Berücksichtigung der Signalintegrität und der EMV zu generieren.

Friedbert Hillebrand

Friedbert Hillebrand verfügt über 25 Jahre Erfahrung in der Elektronik-Entwicklung. Von 1990 bis 2001 war er in der Entwicklung von High-End-Servern verantwortlich für Signal-Integritäts-Analyse und Leiterplatten-Design. Heute arbeitet er u.a. auch als freier Referent für den FED.

BVS Bildungszentrum
Neustadt
Comeniusstr. 3
91413 Neustadt / Aisch
Tel. 09161/7810

Anfahrtsbeschreibung

3-Tages-Schulung

Mo - Mi jew. 08:30 - 17:00 Uhr

Enthaltene Leistungen

Schulungsunterlagen, Prüfung zur Anrechnung ZED Level IV, Teilnahmezertifikat, Mittagessen und alkoholfreie Pausengetränke.

Bedingungen

Der FED stellt keine technischen Geräte für die Teilnehmer zur Verfügung. Die Teilnehmer benötigen für die Praxisübungen in der Schulung einen eigenen Laptop.

Die Schulungen werden in Deutsch gehalten.

Nach Eingang Ihrer Anmeldung erhalten Sie eine Anmeldebestätigung per Mail. Die Rechnung erhalten Sie ca. 14 Tage vor Schulungsbeginn. Der Rechnungsbetrag ist vor Veranstaltungsbeginn an den FED zu überweisen. Bitte zahlen Sie erst nach Erhalt der Rechnung.

Bei Stornierung der Anmeldung zwischen 28 und 14 Tagen vor Seminar-/Kursbeginn (nur schriftlich per Post, E-Mail oder Telefax möglich – es gilt der Posteingangsstempel) wird eine Stornogebühr in Höhe von 30 % des Gesamtrechnungsbetrages erhoben. Danach ist in jedem Fall der volle Betrag zu zahlen. Bei Nichterscheinen oder verspäteter Abmeldung besteht kein Anspruch auf Rückerstattung der Teilnahmegebühr.

Der Veranstalter behält sich das Recht vor, den Seminartermin auch nach erfolgter Anmeldebestätigung unter Rückerstattung der Gebühren abzusagen.

Mindestteilnehmerzahl: 8.

Zertifizierter Elektronik-Designer Level IVZED Wahlseminar

Für Teilnehmer am Weiterbildungsprogramm zur Erlangung der Qualifikation "Zertifizierter Elektronik-Designer Level IV" steht dieses Seminar neben anderen als Auswahl. Die abschließende Prüfung besteht aus 16 Multiple Choice Fragen von denen min. 9 richtig beantwortet werden müssen.

Bitte buchen Sie Ihre Übernachtungen selbst. Es wurden im Allee-Hotel Neustadt Abrufkontingente eingerichtet - Kennwort: "FED". 1 Einzelzimmer zu 75,00 EURO/Nacht/Person inkl. Frühstück, W-LAN und Parkplatz. Diese Kontingente stehen jeweils bis 4 Wochen vor Anreise zur Verfügung.
Allee-Hotel Neustadt

Alleestraße 14
91413 Neustadt/Aisch
Tel. +49 9161 8955-0

info@allee-hotel.de

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