ZED Level II - Leiterplatten-Baugruppendesign 1

23.04. - 27.04.2018 Zertifizierter Elektronik-Designer (ZED) Berlin

Ein wesentlicher inhaltlicher Schwerpunkt des Kurses ist die Vermittlung der technologischen Kompetenz für produktionsgerechtes Design. Ein weiterer, die Vorbereitung des Designers auf seine zentrale Rolle innerhalb der Wertschöpfungskette und damit auf alle Phasen des Produktkreationsprozesses. Durch zahlreiche instruktive Beispiele wird die Notwendigkeit dieser Einbindung belegt und auf angemessene Verhaltensregeln hingewiesen.

Der Kurs Leiterplatten- und Baugruppen-Design 1 bietet einen umfassenden Einblick in das Rüstzeug des Designers und befähigt die Teilnehmer, das Wissen aus den verschiedenen Bereichen von der Elektrophysik bis zu Löt- und Testverfahren interdisziplinär zu vernetzen.

Der Kurs wird mit der Prüfung zum Zertifizierten Elektronik-Designer (ZED Level II) abgeschlossen.

Optional kann die Prüfung zum Certified Interconnect Designer des IPC (CID) belegt werden.

Beginn

23.04.2018 — 08:30 Uhr

Ende

27.04.2018 — 16:30 Uhr

Veranstaltungsort

Berlin

Kosten

FED-Mitglieder: 2.490,00 €
Nichtmitglieder: 3.200,00 €

Prüfung
FED-Mitglieder: 550,00 €
Nichtmitglieder: 550,00 €

Block 1: Rolle der Designer im Produktkreationsprozess

  • Wichtige Design-Regelwerke: DIN/IEC, IPC
  • Auftragsübernahme, Zeit- und Kosteneinschätzung
  • Leiterplattenkonzeptgespräch
  • Qualitätsmerkmale, DIN-ISO9000
  • Verhalten in der Schnittstellenfunktion
  • Team-, Koordinierungs-, Konfliktfähigkeit

Block 2: Fertigungstechnologie Baugruppenfertigung

  • Produktklassifizierung
  • Einfluss des Baugruppentests auf das Design
  • Einflüsse der Fertigungsabläufe auf das Design
  • Beispiel: Einfluss Abnahmekriterien

Block 3: Fertigungstechnologie LP-Herstellung

  • Elementare Designrichtlinien aus der LP-Fertigung
  • Datenformate und Dokumentation in der LP-Fertigung
  • Materialeinfluss auf die Wirtschaftlichkeit
  • Galvanische Oberflächen und ihr Designeinfluss
  • Fehlerbeispiele aus der Fertigung

Block 4: Zusammenführung der Designgrundlagen

  • Designkriterien und Eingangsdatenbearbeitung
  • Vorgaben aus der mechanischen Konstruktion, thermische und EMV-Vorgaben
  • Designvorgaben der Schaltungsentwicklung, Teststrategien, Schaltplanübernahme
  • Hinweise zu Bauteilebibliotheken
  • Designstrategie und Machbarkeit

Block 5: Designregeln für die konkrete Layouterstellung

  • Bauteilplatzierung, Wärmemanagement, Anschlussflächen
  • EMV-gerechtes Platzieren, Schaltungsgruppenverteilung
  • Entflechtung, Leiterzuggeometrie, Stromversorgung
  • Entkoppelung, Übersprechen, Impedanzkontrolle
  • Designintegrität

Block 6: Form der Dokumente und Fertigungsunterlagen

  • Fertigungsunterlagen, Daten und Dokumentation
  • Freigaben, Verteilung und Archivierung
  • Änderungsvorgang und Dokumentation

Prüfung zum Zertifizierten Elektronik-Designer (ZED Level II)

Der Kurs Leiterplatten- und Baugruppendesign 1 führt die Grundlagen, die zur Arbeit am heutigen Design unentbehrlich sind, zusammen. Er richtet sich vor allem an bereits aktive Leiterplattendesigner.

Layouter mit min. 2 Jahren Berufserfahrung und mit Grundkenntnissen im Aufbau, der Fertigung, dem Einsatz und der Funktion von Leiterplatten und Baugruppen, sind für diesen Kurs und für den ZED Level II zugelassen.

Gerhard Gröner

Nach seiner Berufsausbildung in der Elektrotechnik kam Gerhard Gröner zur Leiterplattenentflechtung und war bei der Fa. Grundig über 30 Jahre lang im LP-Designbereich tätig, zuletzt als Leiter einer Zentralabteilung. Seit 1998 ist Herr Gröner als beratender Ingenieur und freier Mitarbeiter im FED tätig. Der Schwerpunkt seiner Arbeit ist hier die Entwicklung eines Schulungskonzeptes für Leiterplatten- und Baugruppendesigner und die Durchführung der hieraus entwickelten Kurse. Seit 2002 ist Herr Gröner Master-Instructor des IPC.

Friedbert Hillebrand

Friedbert Hillebrand verfügt über 25 Jahre Erfahrung in der Elektronik-Entwicklung. Von 1990 bis 2001 war er in der Entwicklung von High-End-Servern verantwortlich für Signal-Integritäts-Analyse und Leiterplatten-Design. Heute arbeitet er u.a. auch als freier Referent für den FED.
Jennifer Vincenz

Jennifer Vincenz verfügt über weitreichendes und anerkanntes Fachwissen im Bereich CAD-Design. Sie ist vom IPC zertifizierter CID, CID+, Instructor und FED-Designer mit mehr als 20 Jahren Berufserfahrung. Seit April 2010 ist sie bei der tecnotron elektronik GmbH im Bereich Softwarevertrieb tätig. Sie betreut die Kunden sowohl softwarebezogen als auch in technologischen Aspekten und bietet Ihnen fachmännischen Support und Schulungen. Zu ihren Aufgaben gehören zusätzlich die interne Aus- und Weiterbildung und die technische Dokumentation der Pulsonix EDA-Software. Als Referentin arbeitet sie seit 2002 aktiv am Schulungskonzept des FED mit.

FED e. V.
Schulungsraum
Plaza Frankfurter Allee
Frankfurter Allee 73c, 5. OG
10247 Berlin
Tel. 030 340 6030-50

Anfahrtsbeschreibung: Anfahrt_FED_Berlin.pdf

Mo            10:30 - 17:00 Uhr
Di-Do        08:30 - 17:00 Uhr
Fr              08:30 - 16:30 Uhr

Enthaltene Leistungen

ausführliche Schulungsunterlagen (Ordner und CD-ROM), Prüfung zum ZED Level II, Seminarraumbenutzung, 5 x Mittagessen, Kaffeepausen und alkoholfreie Pausengetränke.

Bedingungen

Die Teilnehmerzahl ist auf 12 Personen pro Kurs begrenzt.

Nach Eingang Ihrer Anmeldung erhalten Sie als Bestätigung der Teilnahme eine Rechnung mit dem Zahlbetrag. Der Kostenbeitrag ist vor Veranstaltungsbeginn an den FED zu überweisen. Bitte zahlen Sie erst nach Erhalt der Rechnung.

Bei Stornierung der Anmeldung zwischen 28 und 14 Tagen vor Seminar-/Kursbeginn (nur schriftlich per Post, E-Mail oder Telefax möglich – es gilt der Posteingangsstempel) wird eine Stornogebühr in Höhe von 30 % des Gesamtrechnungsbetrages erhoben. Danach ist in jedem Fall der volle Betrag zu zahlen. Bei Nichterscheinen oder verspäteter Abmeldung besteht kein Anspruch auf Rückerstattung der Teilnahmegebühr.

Der Veranstalter behält sich das Recht vor, den Seminartermin auch nach erfolgter Anmeldebestätigung unter Rückerstattung der Gebühren abzusagen.
Mindestteilnehmerzahl: 8.

Die Schulungen werden in Deutsch gehalten.

Der Kurs wird mit der Prüfung zum Zertifizierten Elektronik-Designer ZED Level II abgeschlossen. Diese Prüfung ist in der Teilnahmegebühr enthalten.

Mehr zum ZED Schulungsprogramm...


Optional kann die Prüfung zum Certified Interconnect Designer des IPC (CID) belegt werden.

Prüfungsgebühr CID-Prüfung 550,00 EUR


Die Prüfungsgebühr (CID) beinhaltet folgende Leistungen:

  • CID Study Guide in Deutsch (digital)
  • CID Study Guide als Handout (Schwarz-Weiß Druck)
  • IPC-2221 in Deutsch (digital)
  • IPC-2222 in Deutsch (digital)
  • IPC-T-50  (derzeit Englisch) (digital)
  • CID- Prüfung und Zertifikat

Mehr zum CID und CID+...

    Wir bitten Sie, Ihre Übernachtungen selbst zu buchen. Es wurden im folgenden Hotel  Zimmerkontingente eingerichtet. Diese sind bis 3 Wochen vor Veranstaltungsbeginn unter Angabe des Stichworts FED abrufbar. Reservierung Tel. +49 03042831-700, EZ inkl Frühstück 74,00 EUR (Übernachtungen vom 25.-27.04.2018 und 30.-31.08.2018 zu 99,00 EUR wegen Messe)

    Arcadia Hotel Berlin
    Frankfurter Allee 73 a
    10247 Berlin
    Tel: (+49) 30 42831 700
    reservation.berlin@ahmm.de

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