DDR4 und DDR5 Design: Bus Simulation und messtechnische Verifizierung

21.09.2020, 13:30 Uhr FED Conference Talks

Online-Event

Thema:               DDR4 und DDR5 Design: Bus Simulation und messtechnische Verifizierung
Vortragender:    Simon Muff – Business Development, Keysight Technologies
Dauer:                1 Stunde

Der steigende Bedarf an Bandbreite und schnellem Cache-Speicher in Embedded Systemen, ADAS, Datenzentren und 5G-Backplanes erhöht den Druck auf die Entwicklungs- und Implementierungszyklen für immer komplexere DDR4- und -5 Implementierungen. Der Vortrag erläutert die Geschichte der DDR-Speichertechnologien und ermöglicht ein tieferes Verständnis der am Markt gängigen Architekturen an High-Speed-Memory-Subsystemen. LPDDR4 on-board Lösungen und Speichermodul basierte Implementierungen werden beispielhaft erläutert. Erhöhte Geschwindigkeitsanforderungen führen zu neuen Herausforderungen in Pre- und Post-Layout-Verifikation ganzer Speicherbusse. Um die Timing-Margins überprüfen zu können und den Funktionalitätsbereich über die Fertigungsvariationen zu beurteilen, gewinnt die Simulation immer mehr Bedeutung. Abweichungen zu existierenden Designregeln müssen überprüft, die Systeme auf Funktionalität getestet werden. Bei gleichzeitig steigenden Anforderungen an die Messtechnik ist eine Compliance-Prüfung des DRAM-Interfaces mittels messtechnisch verifizierter Simulation einer der effektivsten Wege die Einhaltung der Spezifikation zu ermitteln. Mittels eines modernen EDA-Tool-Flows (PATHWAVE Advanced Design System) werden Daten- und Adressbus auf Signalintegrität untersucht, so dass die Performance zuverlässig beurteilt werden kann, ohne Prototypen bauen zu müssen und somit das Risiko eines Respins zu minimieren.


Hinweise für alle Teilnehmer:

  • Das Online-Event wird aufgezeichnet
  • Zur Durchführung des Online-Events verwenden wir "GoToWebinar". Hinweise zur Datenverarbeitung finden Sie insoweit unter www.fed.de/datenschutz-webinare/
  • Kosten: 0,- €