Zertifizierter Elektronik-Designer (ZED Level I bis IV) Downloads

Zielgruppen-Übersicht

Überblick über alle Zielgruppen für Seminare und Kurse des FED

pdficon_small.png
Zur Zielgruppenmatrix

Leiterplatten- und Baugruppendesign 2

08.-12.05.2017, Berlin
11.-15.09.2017, Neustadt/Aisch
13.-17.11.2017, Berlin

Zur Online-Anmeldung

Einführung

Edelweiss Fotolia

Dieser 5-tägige Intensivkurs vermittelt Praxiswissen pur. Zunächst wird den Teilnehmern eine Einführung in das Arbeiten mit unterschiedlichen EDA-Tools gegeben.

Ein weiterer Kursabschnitt ist den sehr wichtigen Arbeiten an der Bauteile-Bibliothek gewidmet. Sie ist die Grundlage für einen möglichst fehlerfreien und effizienten Entwicklungs- und Layoutprozess. Die Grundlagen und Weiterentwicklungen von einfachen bis zu höchst komplexen Bauteilen mit Highspeed- und Sonderanforderungen stehen im Fokus. Dabei wird auf die Schaltplan-Symbole und Bauteile-Footprints ebenso eingegangen wie auf die aktuellsten DIN-Normen und IPC-Richtlinien.

Des weiteren werden die Konstruktionsprinzipien starrflexibler Leiterplatten und die wichtigsten Eigenschaften flexibler Basismaterialien erläutert. Nach der Darstellung der Erfordernisse an die Beschreibung und die Dokumentation des Lagenaufbaus ermöglicht der Kurs einen Einblick in die Arbeit der CAM-Vorbereitung auf Seiten des Leiterplattenherstellers.

Hohe Taktraten, mit immer schneller schaltenden Bauteilen erfordern beim Leiterplatten- und Baugruppen-Designer einschlägiges Wissen auf dem Gebiet „High-Speed“. Jeder Designer muss sich  auch über die Einflussgrößen für elektromagnetische Störungen im Klaren sein. Vor allen aber, wie er ihnen begegnen kann. Nur mit einem ausgeprägten Fachwissen lassen sich heute einwandfrei funktionierende Layouts entflechten. Zu beiden Themen wird in diesem Kurs komplexes Praxiswissen vermittelt.

Abgerundet wird der Kurs mit gezielten Betrachtungen zum Design, Eigenschaften von Leiterplatten, Montagestrategien für Bauteile, Baugruppenreinigung und Baugruppentest.

Der Kurs wird mit den Prüfungen zum Zertifizierten Elektronik-Designer (ZED Level III) und zum Certified Advanced Interconnect Designer des IPC (CID+) abgeschlossen.

Informationen zum FED-Schulungsprogramm "Zertifizierter Elektronik-Designer (ZED)"...

Informationen zum IPC-Abschluss "Certified Interconnect Designer (CID)"...

Zielgruppe / Voraussetzung

Der Kurs Leiterplatten- und Baugruppendesign 2 richtet sich an bereits aktive Leiterplattendesigner. Die Teilnehmer sollten über Kenntnisse im Layout, der Fertigung und Bestückung von Leiterplatten bzw. Baugruppen verfügen.

Voraussetzung ist der Besuch des Kurses Leiterplatten- und Baugruppendesign 1.

Der Abschluss zum Zertifizierten Elektronik-Designer ZED Level III setzt den ZED Level II voraus. Die Teilnahme an der CID+ Prüfung setzt den erfolgreichen Abschluss zum CID voraus.

Kursthemen (Auszug)

1.Tag

  • Begrüßung, Einweisung in den Kursablauf
  • Einstieg ins Baugruppendesign über den PKP unter Zuhilfenahme eines Beispielprojekts: CPU-Karte
  • Einführung zum Arbeiten mit unterschiedlichen EDA-Tools
  • Grundsätze bei der Bauteile-Bibliotheksgestaltung

2. Tag: Bauteilebibliothek für CAE und CAD

  • Struktur und Inhalte einer Bauteilebibliothek
  • Anforderungen an Inhalte Gehäusetypen
  • Bauteilfreigabeprozess
  • Schaltplansymbole
  • Gehäusetypen
  • Gehäuse ( Landpattern) nach IPC7351
  • Einfluss der Verarbeitungsprozesse
  • Verknüpfung der Symbole und Gehäusebeschreibungen
  • Nicht Bauteil gebundene Bibliotheksinhalte
  • Änderungen an Bauteilen und Qualitätsmanagement

3. Tag: Leiterplattentechnologie für hochwertige Baugruppen von der Konstruktion des Lagenaufbaus bis zur CAM-Analyse der Produktionsdaten

  • Strategische Anforderungen an Leiterplatten
  • Anforderungen für High-Speed-Leiterplatten
  • Leiterplattenklassen von Starr bis Flex
  • Impedanzdefinierte Multilayer
  • Prozesstoleranzen
  • Verpressen von Multilayern
  • Kantenmetallisierung
  • Pluggen von Vias
  • Multilayersysteme / Lagenaufbauten
  • Dokumentation von Multilayern
  • CAM-Bearbeitung

4. Tag

EMV

  • Ursachen für Elektromagnetische Störungen
  • Abstrahlungs-Mechanismen
  • Maßnahmen für ein EMV-gerechtes Design
  • Leitungsführung und Platzierung
  • Bauteilplatzierungen
  • EMV-gerechte Stromversorgung
  • Funktion und Platzierung von Abblockkondensatoren

High Speed

  • Was ist ein  „High Speed“-Design?
  • Einfluss der Leitungen
  • Kritische Leitungslängen
  • Rückstrompfad
  • Signalausbreitung

5. Tag: Ergänzende Betrachtungen zum Design unter Bezugnahme des Study Guide CID+

  • Materialeigenschaften
  • Grundlegende Baugruppentest
  • Qualitätsbetrachtungen

Prüfung zum CID+

Prüfung zum Zertifizierten Elektronik-Designer (ZED Level III)

Schulungszeiten

Mo          10:30 - 17:00 Uhr
Di-Do       08:30 - 17:00 Uhr
Fr            08:30 - 16:30 Uhr

Termine und Orte

Berlin

08.-12.05.2017
13.-17.11.2017

Zur Online-Anmeldung

Schulungsort

FED e. V.
Schulungsraum
Plaza Frankfurter Allee
Frankfurter Allee 73c, 5. OG
10247 Berlin
Tel. 030 340 6030-50

Anfahrtsbeschreibung: Anfahrt_FED_Berlin.pdf

Übernachtungen

Wir bitten Sie, Ihre Übernachtungen selbst zu buchen. Es wurden im folgenden Hotel  Zimmerkontingente eingerichtet. Diese sind bis 3 Wochen vor Veranstaltungsbeginn unter Angabe des Stichworts FED abrufbar. Reservierung Tel. +49 03042831-700, EZ inkl Frühstück 78,00 EUR (Übernachtungen vom 03.-06.09.2017 für 98,00 EUR wegen Messe)

Arcadia Hotel Berlin
Frankfurter Allee 73 a
10247 Berlin
Tel: (+49) 30 42831 700
reservation.berlin@ahmm.de

Neustadt/Aisch

11.-15.09.2017

Zur Online Anmeldung

Schulungsort

BVS Bildungszentrum
Neustadt
Comeniusstr. 3
91413 Neustadt / Aisch
Tel. 09161/7810

Anfahrtsbeschreibung

Übernachtung

Wir bitten Sie, Ihre Übernachtungen selbst zu buchen. Die Kosten für die Übernachtungen sind nicht in der Teilnahmegebühr enthalten.

Es wurden im Allee-Hotel Neustadt (4-Sterne) Abrufkontingente eingerichtet - Kennwort: "FED". 1 Einzelzimmer zu 69,50 EURO/Nacht/Person inkl. Frühstück. Diese Kontingente stehen jeweils bis 4 Wochen vor Anreise zur Verfügung. Tel. +49 9161 8955-0

Allee-Hotel Neustadt
Alleestraße 14
91413 Neustadt/Aisch
Tel. +49 9161 8955-0

Anfahrtsbeschreibung

Bedingungen

Teilnahmegebühren

FED-Mitglieder:   2.490,- EUR

Nichtmitglieder:  3.200,- EUR

Die Kosten für die Übernachtungen sind nicht in der Teilnahmegebühr enthalten.

Enthaltene Leistungen

IPC Study Guide CID+ , ausführliche Schulungsunterlagen (Ordner und CD-ROM), IPC-Prüfung zum CID+, Prüfung zum Zertifizierten Elektronik-Designer (ZED Level III), 5 x Mittagessen, Kaffeepausen und alkoholfreie Pausengetränke.

Bedingungen

Die Teilnehmerzahl ist auf 12 Personen pro Kurs begrenzt.

Nach Eingang Ihrer Anmeldung erhalten Sie als Bestätigung der Teilnahme eine Rechnung mit dem Zahlbetrag. Der Kostenbeitrag ist vor Veranstaltungsbeginn an den FED zu überweisen. Bitte zahlen Sie erst nach Erhalt der Rechnung.

Bei Stornierung der Anmeldung zwischen 28 und 14 Tagen vor Seminar-/Kursbeginn (nur schriftlich per Post, E-Mail oder Telefax möglich – es gilt der Posteingangsstempel) wird eine Stornogebühr in Höhe von 10 % des Gesamtrechnungsbetrages erhoben. Danach ist in jedem Fall der volle Betrag zu zahlen. Bei Nichterscheinen oder verspäteter Abmeldung besteht kein Anspruch auf Rückerstattung der Teilnahmegebühr.

Der Veranstalter behält sich das Recht vor, den Seminartermin auch nach erfolgter Anmeldebestätigung unter Rückerstattung der Gebühren abzusagen.
Mindestteilnehmerzahl: 8.

Die Schulungen werden in Deutsch gehalten.

Es gelten im Übrigen die Allgemeinen Geschäftsbedingungen des FED.

Prüfung zum CID+

Der beinhaltet die Prüfung zum CID+, inkl. der vorbereitenden Prüfungsunterlagen (Study Guide) des IPC in Deutsch.

Zudem haben die Teilnehmer die Möglichkeit die CID+-Prüfung zu einem späteren Zeitpunkt abzulegen bzw. bei Nichtbestehen, die Prüfung zu wiederholen. In dem Falle kann die Prüfung extra gebucht werden. Die Preise dafür erfahren Sie auf Nachfrage.

Ihre Referenten

Friedbert Hillebrand

hillebrand.jpg

Friedbert Hillebrand verfügt über 25 Jahre Erfahrung in der Elektronik-Entwicklung. Von 1990 bis 2001 war er in der Entwicklung von High-End-Servern verantwortlich für Signal-Integritäts-Analyse und Leiterplatten-Design. Heute arbeitet er u.a. auch als freier Referent für den FED.

Gerhard Gröner

groener.jpg

Nach seiner Berufsausbildung in der Elektrotechnik kam Gerhard Gröner zur Leiterplattenentflechtung und war bei der Fa. Grundig über 30 Jahre lang im LP-Designbereich tätig, zuletzt als Leiter einer Zentralabteilung. Seit 1998 ist Herr Gröner als beratender Ingenieur und freier Mitarbeiter im FED tätig. Der Schwerpunkt seiner Arbeit ist hier die Entwicklung eines Schulungskonzeptes für Leiterplatten- und Baugruppendesigner und die Durchführung der hieraus entwickelten Kurse. Seit 2002 ist Herr Gröner Master-Instructor des IPC.

Jennifer Vincenz

Vincenz

Jennifer Vincenz verfügt über weitreichendes und anerkanntes Fachwissen im Bereich CAD-Design. Sie ist vom IPC zertifizierter CID, CID+, Instructor und FED-Designer mit mehr als 20 Jahren Berufserfahrung. Seit April 2010 ist sie bei der tecnotron elektronik GmbH im Bereich Softwarevertrieb tätig. Sie betreut die Kunden sowohl softwarebezogen als auch in technologischen Aspekten und bietet Ihnen fachmännischen Support und Schulungen. Zu ihren Aufgaben gehören zusätzlich die interne Aus- und Weiterbildung und die technische Dokumentation der Pulsonix EDA-Software. Als Referentin arbeitet sie seit 2002 aktiv am Schulungskonzept des FED mit.

Michael Geraedts

Geraedts

Michael Geraedts (CID+/FED-Designer), begann kurz nach seiner Ausbildung zum staat. gepr. Elektrotechniker 1999 seine Tätigkeit in der Hardwareentwicklung bei einem renommierten Hersteller von Energiesteuerungslösungen. Als Senior PCB Designer ist er dort für das Leiterplattendesign von Schutzrelais zuständig. Er ist persönliches Mitglied im FED und Mitgründer und Organisator des FED-Diskussionsforums Krefeld. 2012 wurde er mit dem PCB Design Award ausgezeichnet.

Reiner Wieland

Wieland

Nach dem Abschluss seines Ing.-Studiums widmete sich Reiner Wieland in verschiedenen Funktionen und Verantwortlichkeiten dem Design von Leiterplatten, der Applikationsunterstützung bei CAD-Systemen und dem Test aufwendiger CAD-Software. Seit 1999 ist Reiner Wieland als selbstständiger Beratungsingenieur für Methoden- und Designberatung im Bereich der Leiterplattenentwicklung tätig. Seit vielen Jahren schenkt er sein Augenmerk auch der Ausbildung und Förderung des Designer-Nachwuchses. So hat Herr Wieland als IPC-Instructor in zahlreichen Kursen des FED viele Techniker und Ingenieure auf die Prüfung zum Certified Interconnect Designer vorbereitet.

Ihre Ansprechpartner

Brandt

Antje Brandt
Tel. +49 30 340 6030-51
E-Mail senden

 

Koeckeritz

Sandra Köckeritz
Tel. +49 30 340 6030-52
E-Mail senden
 

Anfrage zum Inhouse Seminar

© Stauke - Fotolia.com

Alle Seminare und Kurse können Sie auch als Inhouse Schulung buchen.

Inhouse Seminar anfragen